Giard, P., Sarkis, G., Thibeault, Claude et Gross, W. J..
2015.
« 237 Gbit/s unrolled hardware polar decoder ».
Electronics Letters, vol. 51, nº 10.
pp. 762-763.
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URL Officielle: http://dx.doi.org/10.1049/el.2014.4432
Résumé
In this letter we present a new architecture for a polar decoder using a reduced complexity successive cancellation decoding algorithm. This novel fully-unrolled, deeply-pipelined architecture is capable of achieving a coded throughput of over 237 Gbps for a (1024,512) polar code implemented using an FPGA. This decoder is two orders of magnitude faster than state-of-the-art polar decoders.
| Type de document: | Article publié dans une revue, révisé par les pairs |
|---|---|
| Professeur: | Professeur Giard, Pascal Thibeault, Claude |
| Affiliation: | Autres, Génie électrique |
| Date de dépôt: | 03 juin 2015 16:33 |
| Dernière modification: | 30 nov. 2018 16:30 |
| URI: | https://espace2.etsmtl.ca/id/eprint/9581 |
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