Liste des publications de "Boulé, Marc"

2024

Boulé, Marc. 2024. « DC power transported by two infinite parallel wires ». American Journal of Physics, vol. 92, nº 1. pp. 14-22.

2016

St-Amand, André et Boulé, Marc. 2016. « Physique des ondes ». 3e éd. Montréal : Presses de l'Université du Québec. 432 p.

Tong, Jason G., Boulé, Marc et Zilic, Zeljko. 2016. « Accelerating assertion assessment using GPUs ». In IEEE International High-Level Design, Validation and Test Workshop (HLDVT) (Santa Cruz, CA, USA, Oct. 7-8, 2016) pp. 9-16. IEEE.

2014

Boulé, Marc. 2014. « The role of Finite Element Method software in the teaching of electromagnetics ». In Fourth Interdisciplinary Engineering Design Education Conference (IEDEC) (Santa Clara, CA, USA, Mar. 3, 2014) pp. 44-51. Piscataway, N. J., USA : IEEE.
Compte des citations dans Scopus : 4.

2013

Tong, J. G., Boulé, Marc et Zilic, Z.. 2013. « Efficient Data Encoding for Improving Fault Simulation Performance on GPUs ». In 2013 4th International Symposium on Electronic System Design (Singapore, Singapore, Dec. 12-13, 2013) pp. 138-142. Los Alamitos, CA, USA : IEEE Computer Society.
Compte des citations dans Scopus : 8.

Tong, J. G., Boulé, Marc et Zilic, Z.. 2013. « Mu-GSIM: A mutation testing simulator on GPUs ». In Fifth Asia Symposium on Quality Electronic Design (ASQED 2013) (Penang, Malaysia, Aug. 26-28, 2013) pp. 302-311. Piscataway, N. J., USA : IEEE.
Compte des citations dans Scopus : 1.

Tong, Jason G., Boulé, Marc et Zilic, Zeljko. 2013. « Test compaction techniques for assertion-based test generation ». ACM Transactions on Design Automation of Electronic Systems, vol. 19, nº 1.
Compte des citations dans Scopus : 7.

2012

Tong, Jason G., Boulé, Marc et Zilic, Zeljko. 2012. « Assertion clustering for compacted test sequence generation ». In 2012 13th International Symposium on Quality Electronic Design (ISQED 2012) (Santa Clara, CA, USA, Mar. 19-21, 2012) pp. 694-701. Piscataway, NJ, USA : IEEE.
Compte des citations dans Scopus : 12.

2011

Boulé, Marc et Zilic, Zeljko (inventeurs) 20 septembre 2011. « Automata unit, a tool for designing checker circuitry and a method of manufacturing hardware circuitry incorporating checker circuitry ». McGill University (titulaire(s)). Brevet américain US 8,024,691.

Tong, Jason G., Sarraf, Danny, Boulé, Marc et Zilic, Zeljko. 2011. « Generating compact assertions for control-based logic signals ». In IEEE 54th International Midwest Symposium on Circuits and Systems (MWSCAS) (Seoul, Korea, Aug. 07-10, 2011) IEEE.
Compte des citations dans Scopus : 3.

2010

Morin-Allory, Katell, Boulé, Marc, Borrione, Dominique et Zilic, Zeljko. 2010. « Validating assertion language rewrite rules and semantics with automated theorem provers ». IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 29, nº 9. pp. 1436-1448.
Compte des citations dans Scopus : 6.

Tong, Jason G., Boulé, Marc et Zilic, Zeljko. 2010. « Defining and providing coverage for assertion-based dynamic verification ». [Article de conférence]. Journal of Electronic Testing: Theory and Applications, vol. 26, nº 2. pp. 211-225.
Compte des citations dans Scopus : 8.

2009

Oddos, Yann, Morin-Allory, Katell, Borrione, Dominique, Boulé, Marc et Zilic, Zeljko. 2009. « MYGEN : AAA Automata-based on-line test generator for assertion-based verification ». In Proceedings of the ACM Great Lakes Symposium on VLSI (GLSVLSI) (Boston, MA, USA, May 10-12, 2009) pp. 75-80. Association for Computing Machinery.
Compte des citations dans Scopus : 12.

Tong, Jason G., Boulé, Marc et Zilic, Zeljko. 2009. « Airwolf-TG: A test generator for assertion-based dynamic verification ». In IEEE International High Level Design Validation and Test Workshop (San Francisco, CA, USA, Nov. 04-06, 2009) pp. 106-113. IEEE.
Compte des citations dans Scopus : 4.

2008

Boulé, Marc. 2008. « Assertion-checker synthesis for hardware verification, in-circuit debugging and on-line monitoring ». Thèse de doctorat. Montréal, McGill, 238 p.

Boulé, Marc. 2008. « L'outil MBAC et la synthèse de circuits vérificateurs d’assertions ». Communication lors de la conférence : Laboratoire TIMA-VDS, Institut National Polytechnique de Grenoble (Grenoble, France, Fév. 2008).

Boulé, Marc et Zilic, Zeljko. 2008. « Assertion checkers - Enablers of quality design ». In 1st Microsystems and Nanoelectronics Research Conference (MNRC) (Ottawa, ON, Canada, Oct. 15, 2008) pp. 97-100. IEEE.
Compte des citations dans Scopus : 1.

Boulé, Marc et Zilic, Zeljko. 2008. « Automata-based assertion-checker synthesis of PSL properties ». ACM Transactions on Design Automation of Electronic Systems, vol. 13, nº 1.
Compte des citations dans Scopus : 75.

Boulé, Marc et Zilic, Zeljko. 2008. « Generating hardware assertion checkers: For hardware verification, emulation, post-fabrication debugging and on-line monitoring ». Springer. 279 p.
Compte des citations dans Scopus : 80.

Morin-Allory, Katell, Boulé, Marc, Borrione, Dominique et Zilic, Zeljko. 2008. « Proving and disproving assertion rewrite rules with automated theorem provers ». In IEEE International High Level Design Validation and Test Workshop (Incline Village, NV, USA, Nov. 19-21, 2008) pp. 56-63. IEEE.
Compte des citations dans Scopus : 4.

2007

Boulé, M., Chenard, J. S. et Zilic, Z.. 2007. « Debug enhancements in assertion-checker generation ». IET Computers and Digital Techniques, vol. 1, nº 6. pp. 669-677.
Compte des citations dans Scopus : 24.

Boulé, Marc, Chenard, Jean-Samuel et Zilic, Zeljko. 2007. « Assertion checkers in verification, silicon debug and in-field diagnosis ». In 8th International Symposium on Quality Electronic Design (ISQED'07) (San Jose, CA, USA, Mar. 26-28, 2007) pp. 613-618. IEEE.
Compte des citations dans Scopus : 60.

Boulé, Marc et Zilic, Zeljko. 2007. « Efficient automata-based assertion-checker synthesis of SEREs for hardware emulation ». In Asia and South Pacific Design Automation Conference (Yokohama, Japan, Jan. 23-26, 2007) pp. 324-329. IEEE.
Compte des citations dans Scopus : 26.

Chenard, Jean-Samuel, Bourduas, Stephan, Azuelos, Nathaniel, Boulé, Marc et Zilic, Zeljko. 2007. « Hardware assertion checkers in on-line detection of faults in a hierarchical-ring network-on-chip ». Affiche présentée lors de la conférence : Design, Automation and Test in Europe Conference (DATE 2007) (Nice, France, Apr. 16-20, 2007).

2006

Boulé, Marc, Chenard, Jean-Samuel et Zilic, Zeljko. 2006. « Adding debug enhancements to assertion checkers for hardware emulation and silicon debug ». In International Conference on Computer Design (San Jose, CA, USA, Oct. 01-04, 2006) pp. 294-299. IEEE.
Compte des citations dans Scopus : 43.

Boulé, Marc et Zilic, Zeljko. 2006. « Efficient automata-based assertion-checker synthesis of PSL properties ». In IEEE International High Level Design Validation and Test Workshop (Monterey, CA, USA, Nov. 08-10, 2006) pp. 69-76. IEEE.
Compte des citations dans Scopus : 41.

2005

Boulé, Marc et Zilic, Zeljko. 2005. « Incorporating efficient assertion checkers into hardware emulation ». In International Conference on Computer Design (San Jose, CA, USA, Oct. 02-05, 2005) pp. 221-228. IEEE.
Compte des citations dans Scopus : 47.

Boulé, Marc et Zilic, Zeljko. 2005. « Incorporating efficient assertion checkers into hardware emulation ». Affiche présentée lors de la conférence : TEXPO 2005 (Ottawa, ON, Canada, Oct. 2005).

Boulé, Marc et Zilic, Zeljko. 2005. « Incorporating efficient assertion checkers into hardware emulation ». Communication lors de la conférence : Séminaire ReSMiQ 2005 (Montréal, QC, Canada, Sept. 2005).

2003

Boulé, Marc et Zilic, Zeljko. 2003. « FPGA hardware acceleration: From chess playing to automated theorem proving ». Affiche présentée lors de la conférence : Micronet 2003 (Toronto, ON, Canada, Sept. 2003).

Boulé, Marc et Zilic, Zeljko. 2003. « FPGA hardware acceleration: From chess playing to automated theorem proving ». Communication lors de la conférence : Micronet 2003 (Toronto, ON, Canada, Sept. 2003).

2002

Boulé, M. et Zilic, Z.. 2002. « An FPGA based move generator for the game of chess ». In IEEE 2002 Custom Integrated Circuits Conference (Orlando, FL, USA, May 15, 2002) pp. 71-74. IEEE.
Compte des citations dans Scopus : 3.

Boulé, Marc. 2002. « An FPGA move generator for the game of chess ». Mémoire de maîtrise. Montréal, McGill, 115 p.

Boulé, Marc et Zilic, Zeljko. 2002. « An FPGA move generator for the game of chess ». Journal of International Computer Games Association, vol. 25, nº 2. pp. 85-94.

Boulé, Marc et Zilic, Zeljko. 2002. « An FPGA move generator for the game of chess ». Affiche présentée lors de la conférence : TEXPO 2002 (Ottawa, ON, Canada, June 2002).

2001

Boulé, Marc, Chattopadhyay, Atanu, Chiang, Man-wah, McCracken, Stuart et Zilic, Zeljko. 2001. « Overview of MCSoC2: A second generation managed clock system on chip ». Affiche présentée lors de la conférence : TEXPO 2001 (Ottawa, ON, Canada, June 2001).

Boulé, Marc, Chattopadhyay, Atanu, Chiang, Man-wah, McCracken, Stuart et Zilic, Zeljko. 2001. « Overview of MCSoC2: A second generation managed clock system on chip ». Communication lors de la conférence : TEXPO 2001 (Ottawa, ON, Canada, June 2001).